基于Verilog HDL的数字系统应用设计【2025|PDF下载-Epub版本|mobi电子书|kindle百度云盘下载】

基于Verilog HDL的数字系统应用设计PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章 逻辑设计发展现状及开发流程1

1.1 硬件描述语言HDL(Hardware Description Language)1

1.1.1 硬件描述语言简介1

1.1.2 Verilog语言简介2

1.2 可编程逻辑器件3

1.2.1 专用ASIC芯片VS.可编程逻辑器件3

1.2.2 FPGA VS.CPLD4

1.2.3 主流FPGA厂商介绍4

1.2.4 在选择FPGA器件时需要考虑的问题5

1.3.2 典型的FPGA设计流程6

1.3.1 设计方法6

1.3 基于Verilog的FPGA设计方法及流程6

1.4 SOC与IP复用8

1.4.1 SOC简介8

1.4.2 IP CORE简介9

1.4.3 设计方法学的进展9

第2章 常用FPGA开发工具的使用11

2.1 仿真工具Modelsim11

2.1.1 Modelsim简介11

2.1.2 用Modelsim6.0做功能仿真12

2.1.3 用Modelsim做时序仿真16

2.1.4 Modelsim其他一些应用技巧18

2.2 综合工具Synplify Pro21

2.2.1 Synplify Pro简介22

2.2.2 用Synplify Pro进行设计综合流程23

2.3 集成开发环境QuartusⅡ27

2.3.1 QuartusⅡ简介27

2.3.2 设计输入29

2.3.3 约束输入34

2.3.4 综合37

2.3.5 布局布线42

2.3.6 仿真45

2.3.7 时序分析50

2.3.8 编程和配置54

第3章 RTL级建模56

3.1 硬件意识56

3.2 RTL级语法58

3.2.1 Verilog模块基本结构58

3.2.2 端口定义59

3.2.3 对带三态输出端口的建模59

3.2.4 对双向口的建模60

3.2.5 数据类型60

3.2.8 always块62

3.2.7 敏感信号列表62

3.2.6 连续赋值语句62

3.2.9 条件语句63

3.2.10 多路分支语句65

3.2.11 if...else语句与case语句综合结果的比较71

3.2.12 再谈锁存器72

3.2.13 循环语句73

3.2.14 阻塞与非阻塞赋值74

3.2.15 模块例化74

3.3.1 D触发器76

3.3.2 多路复用器76

3.3常 用电路的设计76

3.3.3 多路解复用器77

3.3.4 计数器与分频器78

3.3.5 移位寄存器84

3.3.6 时钟使能电路85

3.3.7 边沿检测电路87

3.4 有限状态机的设计89

3.4.1 概述89

3.4.2 moore型状态机90

3.4.3 mealy型状态机91

3.4.4 moore型状态机与mealy型状态机的选用93

3.4.5 状态机的代码风格94

3.4.6 状态编码97

3.5 FPGA结构105

3.5.1 FPGA的整体结构106

3.5.2 IO管脚107

3.5.3 LE107

3.5.4 LAB109

3.5.5 片内存储单元110

3.5.6 锁相环与全局时钟网络111

3.5.7 DSP模块112

3.6.2 亚稳态113

3.6.1 tSU与tH113

3.6 时序分析的基本概念113

3.6.3 tCO114

3.6.4 FMAX114

3.6.5 Clock skew115

3.6.6 Multicycle path116

3.7 同步设计117

3.7.1 什么是同步设计117

3.7.2 同步设计的优点117

3.7.3 同步设计准则118

3.8.2 在synplify中添加约束120

3.8 约束120

3.8.1 约束对综合工具／布局布线工具的影响120

3.8.3 在Quartus中添加约束127

3.8.4 静态时序分析报告133

3.9 如何提高电路的工作频率135

3.9.1 影响电路工作频率的因素135

3.9.2 减少走线时延135

3.9.3 减少组合逻辑的时延137

3.10 多时钟域处理138

3.10.1 单个信号跨时钟域139

3.10.2 一组信号跨时钟域140

3.11 设计时序142

3.12 RTL级设计的其他注意事项143

3.12.1 命名规范143

3.12.2 保持良好的代码风格143

3.12.3 参数化设计144

3.12.4 输出应尽可能采用寄存器输出144

3.12.5 将相关逻辑放在同一模块144

3.12.6 尽量在“叶子”中做逻辑，顶层只做例化144

4.1 功能验证145

4.1.1 收敛模型145

第4章 Testbench145

4.1.2 验证方法146

4.1.3 覆盖率检查147

4.2 Testbench概述147

4.2.1 什么是Testbench147

4.2.2 为什么要写Testbench148

4.2.3 Testbench模型148

4.2.4 一个简单的Testbench149

4.3 行为级的Verilog语言152

4.3.1 RTL建模VS.行为级建模152

4.3.2 行为级的Verilog语法154

4.3.3 再谈阻塞与非阻塞赋值163

4.3.4 信号竞争问题166

4.4 激励和响应167

4.4.1 激励167

4.4.2 响应172

4.4.3 自动比较响应173

4.5 总线功能模型175

4.5.1 总线功能模型的地位175

4.5.2 总线功能模型的要求175

4.5.3 总线功能模型的设计179

4.6.2 Testbench的重用性182

4.6.1 Testbench的层次182

4.6 Testbench的结构182

第5章 RS232通信程序的设计189

5.1 RS232基础189

5.2 设计需求190

5.3 模块划分191

5.3.1 RTL级划分191

5.3.2 Testbench的结构划分191

5.4 RTL级代码192

5.4.1 top_module模块192

5.4.2 config_registers模块194

5.4.3 frame_deal模块198

5.4.4 tx_frame模块200

5.4.5 rx_frame模块204

5.4.6 rs232模块209

5.4.7 txmit模块211

5.4.8 rxvr模块213

5.4.9 clken_gen模块216

5.5 Testbench218

5.5.1 testcase模块218

5.5.2 bm_frame_deal模块221

5.5.3 harness模块222

5.5.4 bfm_uart模块224

5.5.5 osc_rst模块226

5.6 仿真结果227

第6章 数字信号处理的Verilog设计228

6.1 数字信号处理FPGA实现简介228

6.2 数字信号处理基本模块的实现230

6.2.1 加法器230

6.2.2 乘法器239

6.2.3 积分器245

6.2.5 抽取和内插246

6.2.4 微分器246

6.2.6 用CORDIC算法实现信号处理的常用模块249

6.3 FIR滤波器的实现261

6.3.1 FIR滤波器简介261

6.3.2 FIR滤波器的串行实现262

6.3.3 FIR滤波器的并行实现266

6.3.4 FIR滤波器的分布式实现272

6.3.5 三种滤波方案的比较和选用284

6.4 数字信号处理程序的仿真验证285

附录A 相关资源介绍288

参考文献289